5本经典ic前端设计书籍

lwjsdu · 发表于 2012-10-29 19:37:16

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本帖最后由 lwjsdu 于 2012-10-31 19:52 编辑

第一本：Writing Testbenches, Functional Verification of HDL Models
by Janick Bergeron
本书主要以HDL（verilog/vhdl）为例，详细讲述了在IC DESIGN FLOW中
Verification 以及Test的设计思想、方法和技巧，涵概了测试的各个方面，
是目前进行IC设计的同仁们最为推荐的一本宝典！！

Writing Testbenches--Functional Verification of HDL Models.pdf (2.56 MB, 下载次数: 1661 )
第二本：Priciples of Verifiable RTL Design, 2nd Ed.
by Lionel Bening & Harry Foster
比较早的介绍有关RTL Validation设计的宝典书籍，是原来HP的一位大牛撰写的！！
如果想使RTL设计非常的完美，保证你的后端设计一次成功的，这本书是不可缺少

(Kluwer) Principles of Verifiable RTL Design (2nd Ed.).pdf (3.94 MB, 下载次数: 1326 )
第三本：A Practical Guide for Designing, Synthesizing, and Simulating ASICs and FPGAs using VHDL or Verilog
（HDL Chip Design) by Douglas J. Smith
最为经典的讲述VHDL以及Verilog 设计的宝典书籍！设计范例涵盖很多设计中经常用的设计模块，堪称IC设计的 “词典”，书中的很多范例都可以作为你设计应用中的IP进行应用！！

A Practical Guide.part1.rar (14.31 MB, 下载次数: 2584 )

A Practical Guide.part2.rar (14.31 MB, 下载次数: 3386 )

A Practical Guide.part3.rar (8.93 MB, 下载次数: 1295 )
第四本：Advanced ASIC Chip Synthesis Using Synopsys Design Compiler and PrimeTime
by Himanshu Bhatnagar CONEXANT, Newport Beach, CA, USA

迄今为止唯一的一本针对主流IC设计平台工具，synopsys design compiler
以及primetime的设计流程进行具体指导的宝典！参考本书你可以很快就可
以对RTLdesign flow 以及static timing analysis有很深的理解，设计功力
也会增加那么一点点了，当然还需要你勤加练习！

abbr_ce3623759ba2a080dbfe5919e46623fd.pdf (13.58 MB, 下载次数: 2260 )
第五本：No.5 Reuse Methodology Manual for System-on-a-Chip Designs Third Edition
Edited by Michael Keating Synopsys, Inc., Mountain View, CA, USA
Pierre Bricaud Synopsys, Inc, CA, USA
进行SOC/IP 设计以及可重用设计的宝典书籍！是synopsys的一位牛牛写的！
主要以mentor和synopssy的设计工具为流程，讲述了SOC/IP可重用设计，
验证设计的基本方法。

Reuse Methodology Manual for System-On-A-Chip Designs - 3rd Edition - 2002.pdf (6.42 MB, 下载次数: 988 )