纠结一天了蛋都碎了。。很无耻求作业。。大概5分钟能完成就是不会写。。。

mikeren1991 · 发表于 2012-10-24 01:49:52

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各位大神们。。老师坑爹加了本人也笨。。。纠结一天也完不成systemverilog的作业。。。所以过来无耻求作业。。。最基本的东西。。。
求写一个下图中的code。。。我们用的软件是modelsim。。

求救命。。。谢谢各位。

登录/注册后可看大图

mikeren1991 · 发表于 2012-10-24 02:11:31

邮箱是mikeren1991@Hotmail.com谢谢。。。。。。。。。。。。。。。实在是纠结的蛋疼菊紧的。。。

down_load · 发表于 2012-10-24 08:02:54

你可以直接回家种地了

gaojun927 · 发表于 2012-10-24 09:14:51

魏少军的作业也是这个题

joywst · 发表于 2012-10-24 09:42:56

matlab就可以生成代码。

pupukid · 发表于 2012-10-24 10:01:22

你可以直接回家种地了

agree, I wonder how do you find a job after you graduate ?

hbhbts · 发表于 2012-10-25 10:52:00

回复 1# mikeren1991

看你这发贴的时间，嗯，还是很用功的，都纠结了这么晚
祝你成功！

wuxiaoqing1 · 发表于 2012-11-1 23:14:06

好囧~电路都有了，代码能出不来？

nono2000 · 发表于 2012-11-3 19:31:15

本帖最后由 nono2000 于 2012-11-3 19:32 编辑

看似简单,但是须注意上下2个 clk,如果都是上延就可能有问题.

chen.terry · 发表于 2012-11-3 19:54:44

有电路图了，在集成环境里面画好，让它自动生成代码就可以啊
用matlab可以自动生成。自己用HDL写也不是很难啊！

[求助] 纠结一天了蛋都碎了。。很无耻求作业。。大概5分钟能完成就是不会写。。。