异步复位信号

XIDIANCAD2 · 发表于 2012-10-19 11:22:52

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在用到异步复位信号的design里，DC的约束是不是需要加上
set_false_path -from rst_n -to clk?还是不需要加呢？
在异步复位信号的design里
DC自带的时序分析工具好像不分析异步信号的recovery和removal的时序。而PT是会检查recovery和removal的时序的。
对于异步复位信号，在RTL设计时一般是需要进行“异步复位，同步释放”处理的。
异步复位信号的约束到底怎么加呢？

hibasten · 发表于 2012-10-21 15:03:52

rst_n到clk没有path啊

陈涛 · 发表于 2012-10-24 12:38:31

同一般信号一样处理，set_input_delay

XIDIANCAD2 · 发表于 2012-10-24 15:02:32

本帖最后由 XIDIANCAD2 于 2012-10-24 15:22 编辑

回复 3# 陈涛

涛哥，您好！
DC自带的时序分析工具好像不分析异步信号的recovery和removal的时序。而PT是会检查recovery和removal的时序的。PT 使用手册里写道：PT除了可以分析常用的四种数据路径外，还可以分析clock path,clock -gating path及异步复位信号的recovery和removal.如果在PT分析发现出现了异步复位信号的恢复时间或移除时间不满足了，该怎么处理？是不是可以用PT找出异步复位信号的recovery和removal路径，然后通过加buffer等来处理吗？谢谢

另外我还有一个疑问：在四种数据路径里，有一条路径是输入到输出（input port --output port）。这条路径没有时序逻辑，即么有clock信号，那是用什么去分析建立时间和保持时间的呢？（PT手册上好像说是external sink，不知道这是什么意思）

陈涛 · 发表于 2012-10-24 15:31:36

DC不分析recovery和removal的时序？

工具会用input delay + output delay来分析in2out的path

sjtusonic · 发表于 2012-10-24 16:31:10

回复陈涛

涛哥，您好！
DC自带的时序分析工具好像不分析异步信号的recovery和removal的时序。 ...
XIDIANCAD2 发表于 2012-10-24 15:02

登录/注册后可看大图

查查这个变量在dc里： enable_recovery_removal_arcs，是不是设false了

power0650 · 发表于 2012-10-24 22:12:50

异步复位的时序违反，应该可以普通时序违反一样来修复。
in2out 路径里如果是纯组合逻辑，应该可以设置成false path 吧

陈涛 · 发表于 2012-10-25 00:06:35

回复 7# power0650

不可以！

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