我的锁相环的控制电压VC跳动很大，高手进来看看是为什么？

自学成菜

输出1MHZ仿真图

输出1MHZ局部放大图（控制电压VC上有150mV的跳动）

PLL相关参数

我的锁相环采用的是普通的电荷泵结构，补偿网络采用两个电容和一个电阻的二阶补偿，仿真结果看控制电压VC跳动很大，导致输出结果不对。不知道是什么原因？我的环路相位裕度是50度，怎么看起来仿真结果像是不稳定！大家来看看是什么原因,谢谢！

flyawayfc

主要是CP的mismatch比较大的缘故。。。

自学成菜

回复 2# flyawayfc

CP线路图

2M输出时仿真波形

2M输出时局部放大图

2M输出时PLL参数

     谢谢关注！CP线路如上图所示，只是采用最普通的P，N,MOS管充放电，当相位差为0时，充放电管关闭，VC悬空。
输出为2MHZ时，仿真结果却是正常，控制电压VC上有5mV的跳动，同样的线路。
只是反馈分频系数和滤波网络的R2值不同。疑惑啊！

gaojun927

可能是带宽太大了。

gaojun927

pll还有一个带宽最好小于比较器频率1/10的稳定性要求，你可以尝试改变一下输入频率，但不改变系统带宽仿真看看是不是违反了这个要求。

ac3m666

你看输出1MHZ局部放大图中第一个信号，应该是vco分频后进入pfd的时钟吧，这个相位和频率变化太快了，应该不是vco随压控电压变化的现象，所以我怀疑你的分频器可能有问题，不能工作在分频成1M的分频比上。

自学成菜

回复 6# ac3m666


   
我数了一下分频结果，分频器是正确的，CLK_FB变化大是VC跳变大，导致VCO输出时钟变化大导致的

自学成菜

回复 5# gaojun927
很有可能，我把CLK_REF改成64KHZ试试。

输出是500KHZ的VC跳变小一些，大概40mV。

输出500KHZ时的仿真图

输出500KHZ局部放大图（控制电压VC上有40mV的跳动）; TCLKOUT=2.1uS~2.61uS

输出500KHZ时PLL的参数

tideblue

谨慎怀疑你的CP有问题
你有没有在CP中加buffer让P跟N电流源永远处于导通状态
而不是一直在on off

自学成菜

回复 9# tideblue


    CP线路在3楼有，你帮忙看一下，有没有问题，没怎么看明白你的意思，你的意思是我有没有设置电荷泵处于同时充放电的状态？望详解。。。