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在使用Modelsim-Altera仿真时出现如下错误: 以下是modelsim的提示信息: ** Error: (vsim-3170) Could not find 'D:\Learning Library\Circuit Designer\FPGA DESIGN\fir_filter_ip\simulation\modelsim\rtl_work.fir_filter_ip_ast'.# Error loading design# Error: Error loading design # Pausing macro execution # MACRO ./fir_filter_ip_run_msim_rtl_verilog.do PAUSED at line 12纠结了一个国庆节了,期待高手解答!!! |