双沿触发？

gerry1812 · 发表于 2012-9-30 16:16:56

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将高频电路降频设计成双沿触发会降低功耗么？有什么缺点？

Timme · 发表于 2012-9-30 18:23:11

你这个问题问得很精妙，能回答你的人不多，我来回答一下你：

在双沿触发系统里，时钟树上沿与下沿的延时差会冲击到setup，而在单沿系统里，这个只冲击minimum pulse width。

orlye · 发表于 2012-9-30 21:31:10

双边沿电路是根本没法做滴，因为所有的工具都不支持。
撇开工具，用双边沿的话，对芯片内部的时钟提出了很苛刻的要求，因为占空比一定要确保是50％，不然你的时钟频率就取决于占空比比较小的那一段。这样，你的芯片对温度、生产工艺的偏差会极其敏感，很容易挂掉。

tiangua · 发表于 2012-9-30 22:26:12

建立保持时间难以满足。

gerry1812 · 发表于 2012-10-6 11:15:20

哦，这样的啊。。。没事乱想了个想法，，原来实现时难度那么大。。。嘿嘿。。。。

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[原创] 双沿触发？