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查看: 5208|回复: 15

[求助] 低频时钟采高频时钟生成的脉冲

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发表于 2016-9-2 15:50:44 | 显示全部楼层 |阅读模式

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比如150M时钟采5ns的脉冲上升沿,怎么做?
发表于 2016-9-2 16:33:38 | 显示全部楼层
是单独的一个脉冲还是周期性的脉冲。
5ns对应200MHZ,如果是单独的,应该不能够稳定的采集到。
我也不晓得怎么采,等高手来。
发表于 2016-9-2 16:37:17 | 显示全部楼层
可以把高频脉冲展宽
 楼主| 发表于 2016-9-2 16:54:59 | 显示全部楼层
回复 2# YYFFLLMMNN
单脉冲
 楼主| 发表于 2016-9-2 16:58:12 | 显示全部楼层
回复 3# 菜鸟要飞
展宽得在高频时钟域做,现在只有低频域可以处理的话咋办?把信号接到触发器的clk管脚是否合适?可它又不是时钟信号,不知道综合时能不能通过。
发表于 2016-9-2 17:51:58 | 显示全部楼层
不符合采样定理,采不了。
要么展宽,要么用同步时钟采。
发表于 2016-9-4 17:16:45 | 显示全部楼层
做成异步就可以了,直接接时钟端
 楼主| 发表于 2016-9-4 20:13:22 | 显示全部楼层
回复 7# 风中飞


   跟我在5楼说的方法一样?会不会有综合不通过的情况?
发表于 2016-9-5 13:00:02 | 显示全部楼层
本帖最后由 小武哥225 于 2016-9-5 13:01 编辑

回复 8# daneast


    QQ图片20160905125103.png     set_false_path  -from [get_ports Asynch_in]  -to [get_clocks clock]
  set_false_path  -from [get_clocks clock]  -to [get_ports Asynch_in]
  异步时钟域之间不能进行STA,设置false path就可以了
 楼主| 发表于 2016-9-5 16:13:44 | 显示全部楼层
本帖最后由 daneast 于 2016-9-5 16:15 编辑

回复 9# 小武哥225
   你的意思是异步脉冲接到clk端,然后做同步处理,综合时set false path不做时序分析? RTL编码是不是这样:
always@(posedge asynch_in or posedge clr)
begin
  if(clr)
    q1<= 0;
  else
    q1<= 1;
end

always@(posedge clock)
begin
  q2<= q1;
  synch_out<= q2;
end

assign clr = ~asynch_in & synch_out;
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