问一个芯片IO口得问题

孤月飞星 · 发表于 2012-9-27 10:20:06

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今天突然发现自己对芯片的IO不是很明白，芯片的IO到时是模拟电路还是数字电路啊。如果是数字电路那中芯国际的标准单元库里有smic18_io.v文件和smic18_io.db,他们是做什么用的啊？如果是模拟电路的它又是怎么和芯片连接在一起的呢？

孤月飞星 · 发表于 2012-9-27 11:09:37

自己顶一下，再补充问一个问题，做综合的时候顶层是需要包含管脚还是不包含管脚啊？我刚开始做了个top低一级的模块的综合，没有什么问题，但是做顶层综合的时候（包含了管脚）就发现很多管脚的延时很大，综合出来的报告完全不满足要求，比如我的周期是20，有个管脚的延时是19 这怎么满足要求啊？求解释。

cxj2010 · 发表于 2012-9-27 21:00:33

回复 2# 孤月飞星

综合时可以将PAD设置为dont touch，不对pad分析。

cxj2010 · 发表于 2012-9-27 21:11:48

smic18_io.v就是一个用verilog语言描述各种io pad 模型的文件
smic18_io.db 就是IO的工艺库文件，用二进制表示的

在综合前加和综合后加都行，
在综合前加，可以将PAD设置为dont touch，不对pad分析。
在综合后加，可以在综合出网表之后，再在网表里对管脚pad进行例化

孤月飞星 · 发表于 2012-9-28 09:16:40

问题是所有的端口都是管脚，如果设置dont_touch，那些约束该怎么设置呢？如果是在综合的时候不加pad，但是需要在顶层设置时钟，这个时钟应该怎么设置呢？

create_clock -name EXT_CLK -period ${clock_cycle} [get_ports pin18]
set_clock_uncertainty -setup [expr $clock_cycle*0.03] [get_clocks EXT_CLK]
set_clock_uncertainty -hold 0 [get_clocks EXT_CLK]
set_clock_latency -source 5 [get_clocks EXT_CLK]
set_clock_latency 2 [get_clocks EXT_CLK]
set_clock_transition 0.3 [get_clocks EXT_CLK]

rvisk · 发表于 2012-10-1 23:28:11

PAD不是也有timing lib么。。。综合不加吗？

lanlan860207 · 发表于 2015-9-22 11:33:04

努力学习中~谢谢!

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