关于FPGA的时序问题

easelive · 发表于 2012-9-27 09:35:46

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请问一下
制作ASIC流程中的DC综合出来的时序能够在FPGA上实现相同的指标吗？
本来只是在服务器上用DC综合出，满足了时序要求，我要把代码烧到FPGA上时，是否要重新再FPGA相应的软件上重新综合，满足时序需求
另外FPGA通常时钟频率没有我要做的CPU的频率那么高，那用FPGA综合出来的时序肯定无法验证我制作的CPU的时序，所以FPGA只是在假设
时序满足要求的情况下，进行功能验证吗？

orlye · 发表于 2012-9-27 21:12:53

显然FPGA要全程重新走啊。

easelive · 发表于 2012-9-27 22:05:12

回复 2# orlye

你的意思是用VCS仿真过的代码要用FPGA重新走一遍吗？

zhaichunhua168 · 发表于 2012-9-27 22:54:07

可以做降频处理吧！！

orlye · 发表于 2012-9-28 07:35:43

回复 3# easelive

就是说综合、时序要用FPGA的工具做。DC是做ASIC的综合的，综合出来的东西当然不能烧到FPGA上。

easelive · 发表于 2012-9-28 08:53:35

回复 4# zhaichunhua168

为什么要做降频呢？有哪些理由吗？

easelive · 发表于 2012-9-28 08:56:13

回复 5# orlye

大概是我把ASIC和FPGA联系的太紧密了，我总想FPGA能为ASIC验证服务。
你指的FPGA的时序跟ASIC的时序是毫无关系的是吗？单独是指能针对FPGA设计，也是能够完成时序验证的。

SKILLER · 发表于 2012-9-28 09:28:52

回复 7# easelive

fpga 为asic进行验证也是功能性的验证和可综合性验证！因为至少两者综合所使用的库文件不一样

easelive · 发表于 2012-9-28 12:27:08

回复 8# SKILLER

我也是这么认为的

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