仿真

574920045

`timescale 1 ns/ 1ns
module temp(clk,cout);
input clk;
output [7:0] cout;
reg out;
reg [3:0] a;
reg [2:0] count;
reg [7:0] ct;

always@(posedge clk)
if(a==4'hf)begin
a<=4'h0;
out<=~out;
end
else
    a<=a+1'b1;
   
   
always@(posedge out)
if(count==3'h7)begin
count<=3'h0;
end
else
    count<=count+1'b1;
   
always@(*)
case(count)
        3'h0:ct<=8'h55;
        3'h1:ct<=8'haa;
        3'h2:ct<=8'hdc;
        3'h3:ct<=8'h24;
        3'h4:ct<=8'hf0;
        3'h5:ct<=8'h0f;
        3'h6:ct<=8'h6c;
        3'h7:ct<=8'hc4;
        default:ct<=8'h0;
        endcase
assign cout=ct;     
          endmodule
                    
`timescale 1 ns/ 1ns
module tb;
  
  reg clk=1'b0;
  wire [7:0] cout;
  
  
  always clk =#5 ~clk;  
  
   
  
   temp temp(.clk(clk),.cout(cout));
  
endmodule
为什么只有时钟信号，其他信号看不到啊

my2817

这个问题很奇怪啊
temp只有输入信号 clk，输出信号cout，tb负责产生clk信号，你还有什么信号看不到的？