关于Xilinx全局时钟网络不够用的情况

abab8780000 · 发表于 2012-9-20 21:57:51

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我用Spartan-6的一款芯片，全局时钟网络有16个，可我设计总共有25个时钟都要用，该怎么做？接完16个全局时钟后，还剩下9个时钟怎么布线啊？

Timme · 发表于 2012-9-20 22:02:57

fanout少的可以不走全局时钟。。。

eaglelsb · 发表于 2012-9-20 23:04:21

一，如上所说，某个FANOUT少的信号用BUFR代替，
二，修改设计，某些模块和其它模块共用时钟，

whz7783478 · 发表于 2012-9-21 10:30:54

什么复杂的设计要25个时钟？
一般的设计都是随路时钟+工作时钟。工作时钟可以是个多种分倍频关系。

SKILLER · 发表于 2012-9-21 10:53:40

时钟之间肯定有关系的，主干时钟可以走全局，其它可以由主时钟分频/倍频进行获取

abab8780000 · 发表于 2012-9-21 21:58:54

回复 2# Timme

你好，我的25个时钟都是独立从外面输进来的，25个时钟的fanout都一样大，很大

abab8780000 · 发表于 2012-9-21 22:00:07

回复 3# eaglelsb

你好，我的25个时钟都是独立从外面输进来的，25个时钟的fanout都一样大，很大

abab8780000 · 发表于 2012-9-21 22:01:08

回复 5# SKILLER

你好，我的25个时钟都是独立从外面输进来的，25个时钟的fanout都一样大，很大

SKILLER · 发表于 2012-9-21 22:29:45

回复 8# abab8780000

你的设计太独特了，这么多时钟信号！！！
实在不行的话，就只能走一半信号网络了，不过可以加紧约束，劲量减小时钟skew

abab8780000 · 发表于 2012-9-21 23:15:56

回复 9# SKILLER

一半网络信号是什么意思？

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