请问verilog模块连接问题

lantern5566 · 发表于 2012-9-14 10:18:48

您需要登录才可以下载或查看，没有账号？注册

x

两个verilog模块之间，前一个模块的output[15:0]与后一个模块的input[15:0]怎么相连？用线网类型连接可以吗？

zheng070608138 · 发表于 2012-9-14 10:52:34

同问,可以吗？

jingangnbu · 发表于 2012-9-14 10:56:32

中间定义一个线类型

wire [15:0] xxxx;

zgj07 · 发表于 2012-9-14 13:26:38

相同的名字就行了

教父 · 发表于 2012-9-14 14:09:24

用线网类型连接

kka · 发表于 2012-9-15 19:26:43

前一個A模組的output 是 a .
後一個B模組的input 是 b

wire [15:0] c ;

A (.a(c));
B(.b(c));

willxqr · 发表于 2012-9-17 01:46:19

当然是线网连接了

Gary.wang · 发表于 2012-9-17 11:17:49

wire

[求助] 请问verilog模块连接问题