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楼主: fuzhibo

[求助] 为什么sfdr提不上去

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 楼主| 发表于 2012-9-15 09:39:53 | 显示全部楼层
回复 7# tayo134


   我说的就是共源共栅管的输出阻抗   这个很难增大阻抗,因为有电流大小的限制。 不明白阻抗是怎么样影响sfdr的,现在我仿真一次要20多小时,导致进度特别慢。
发表于 2012-9-15 23:45:51 | 显示全部楼层




   对同一个cascode电流源,以P型为例,输出0V时的source电流比1V时的source电流要大,电流源输出阻抗越小越明显,
这样谐波就会冒出来了。还有负载电阻电压线性度也要好,不然也会受限制,14bit还是很高的精度的...

如果你是模拟滤波后计算FFT,你每个台阶的glitch不成比例也会有谐波。
发表于 2012-9-17 09:10:07 | 显示全部楼层
回复 6# fuzhibo


    学习了,谢谢
 楼主| 发表于 2012-9-18 09:16:21 | 显示全部楼层
回复 11# mcgrady


    校准电路,我看都是为了补偿工艺失配带来的误差,但是我在Cadence仿真电路,其中并没有工艺失配,不需要考虑校准电路吧。我的sfdr还是这么低,这主要因为什么?不解啊。
发表于 2012-9-18 11:03:12 | 显示全部楼层
回复 11# mcgrady


    我想问一下什么原因导致他的glitch不成比例?
发表于 2012-9-18 11:53:04 | 显示全部楼层
回复 10# fuzhibo


这里有几个关于阻抗对电流DAC影响的paper,看看吧

INFLUENCE OF CIRCUIT IMPERFECTIONS ON THE DYNAMIC PERFORMANCE OF DACS.pdf

469.13 KB, 下载次数: 42 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Influence of Circuit Imperfections on the Performance of DACs.pdf

152.37 KB, 下载次数: 32 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Modeling of CMOS Digital-to-Analog Converters for Telecommunication.pdf

354.53 KB, 下载次数: 34 , 下载积分: 资产 -2 信元, 下载支出 2 信元

abbr_3e4a25e84efd6926358203568b5d1e60.pdf

420.6 KB, 下载次数: 45 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2012-9-18 11:58:18 | 显示全部楼层
减小glitch,用时钟同步(非)交叠的开关信号很重要,还有别的,多看一看paper。
发表于 2012-9-21 23:49:12 | 显示全部楼层
回复 15# aircraft


    一般binary开关导致的glitch不成比例,当然最好开关时序上细心处理一下,减小glitch energe
其它的就不知道了..
发表于 2012-9-22 18:31:26 | 显示全部楼层
总结一下?!
发表于 2015-1-14 22:15:09 | 显示全部楼层
好东西 拿走
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