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[求助] 为什么sfdr提不上去

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发表于 2012-9-14 09:39:00 | 显示全部楼层 |阅读模式
10资产
最近做了个DAC,仿真输出结果波形还好,但是sfdr的性能总是不好,我是14位的,sfdr只能达到60。
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建议去找一些spur free current source for current steer DAC的文章看看。 spur产生的原因有很多:(括号内表示可以解决相应问题的办法) 1.current source cell的ro太小,输出的电压会明显影响cell的电流(加casecode/提高VDSAT) 2.current bias不稳(Decap) 3.switch turn on 的overlap的timing不够(加delay) 4.switch 上每个bit控制线由于loading不同而导致打开的次序有明显的差异。(看DCCAP,做binary scale driving/re-sample) ...
发表于 2012-9-14 09:39:01 | 显示全部楼层
建议去找一些spur free current source for current steer DAC的文章看看。
spur产生的原因有很多:(括号内表示可以解决相应问题的办法)
1.current source cell的ro太小,输出的电压会明显影响cell的电流(加casecode/提高VDSAT)
2.current bias不稳(Decap)
3.switch turn on 的overlap的timing不够(加delay)
4.switch 上每个bit控制线由于loading不同而导致打开的次序有明显的差异。(看DCCAP,做binary scale driving/re-sample)

另外:
1.switch的sizing 和switching 的swing都值得优化。
2.在输出节点建议加上个小电容,计算合适的Fc也能减轻高频的spur.
3.14bit 100M的需要calibration或者DWA、DEM等一些技术。

欢迎大家一起讨论
发表于 2012-9-14 10:46:23 | 显示全部楼层
每个台阶的电压大概变化多少?
发表于 2012-9-14 11:05:42 | 显示全部楼层
额~问一句,sfdr是什么啊?
发表于 2012-9-14 13:29:00 | 显示全部楼层
线性度不好,一看你的波形图,应该是40M的电流DAC,那么你的原因应该是电流源在DAC的输出范围内的阻抗太低了。
看你的波形,建立时间很快,那么最简单的办法就是减小LSB电流,并增加负载电阻,从你的波形看至少可以提高10个dB以上
但是用于14bit的DAC应该还不太够,那就只能增加共源管子的L值了,或者减小输出范围来增大电流源的每个管子的(Vds-Vdsat),这样也可以增加阻抗
还不行的话,只能增加辅助放大器来提高阻抗

另外问一下,你的14位的DAC用了电流校准吗?热码用了几位?
 楼主| 发表于 2012-9-14 14:24:17 | 显示全部楼层
回复 4# tayo134


    没有做校准,输出阻抗没法调整,总是很小,增大的话,电流大小又不满足要求了
 楼主| 发表于 2012-9-14 14:25:06 | 显示全部楼层
回复 3# talanton


    无杂散动态范围   基波和谐波能量的比
发表于 2012-9-14 14:46:57 | 显示全部楼层
回复 5# fuzhibo


   我说的是电流源的输出阻抗,小信号阻抗,不是电流源下面的负载电阻。比较说共源共栅的输出阻抗gm2*rds1*rds2, 我说的是这个东东。
没有校准的话,是很难到14位精度的。
发表于 2012-9-14 19:27:48 | 显示全部楼层
弱弱的问一句,14位没有校准是怎么保证14位精度的
发表于 2012-9-14 21:00:17 | 显示全部楼层
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