请教下大家，怎么才能提高验证水平？

rockyf16 · 发表于 2012-9-14 08:39:58

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

从哪处着手？请大家畅所欲言~

sdwh606 · 发表于 2012-9-14 09:17:38

不知道你现在处于什么水平，所以也不能随便推荐。
现在业界普遍采用VMM或UVM，但商用的东西太贵。
如果你只是想提高水平的话，推荐学习systemverilog
推荐两本好书：
writing testbench using systemverilog
systemverilog for verification
其中，第二本有中文翻译版

rockyf16 · 发表于 2012-9-14 09:30:11

回复 2# sdwh606

非常感谢，这些都看过了~希望提供高级一点的，更深层次的东西~

sdwh606 · 发表于 2012-9-14 10:12:53

回复 3# rockyf16

那你还想怎么提高啊，VMM是不是已经很熟悉了

asic_wang · 发表于 2012-9-14 16:18:03

本帖最后由 asic_wang 于 2012-9-14 16:21 编辑

提高很简单：
（1）入门
（2）实战
（3）有空就读UVM的代码、userguide、class reference
（4）再实战，跳转到（3）
另外我的建议是：
（1）把IEEE systemverilog LRM仔细的通读，有空就读，反复的读；DPI部分和断言部分可以先不看，其它的要猛看，包括系统函数部分，不要觉得知道了if else case reg wire就懂verilog了。
有一点特别提示一下，把IEEE-1800-2009中part one第四章 “Scheduling semantics”要好好的弄懂，这样你写每一句的时候才会知道它有没有可能竞争，语句之间的先后顺序影响等等是怎么样的，为什么会这样。
（2）直接进入UVM，不要再学VMM了，原因很简单，UVM比VMM好且三大EDA都支持了，当然UVM和VMM的思想本质是一样的，OVM最好学习一下。
（3）把VCS自带的pdf文档中的关于VMM的userguide好好看看，不用看vmm的类库，看它分析和推荐的一些验证的思想和经验，这些思想用到UVM和OVM中完全是一样的有帮助。
（4）有兴趣、有时间、坚持