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[求助] LDO电路中的运放

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发表于 2012-9-10 17:22:20 | 显示全部楼层 |阅读模式

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大神们,求助!
我现在想设计一个芯片内部的LDO电路(功率管用PMOS管),但是不知道LDO电路所用运放的性能有什么要求?
谢谢指导!
 楼主| 发表于 2012-9-10 20:59:04 | 显示全部楼层
自己顶起呀!!!
发表于 2012-9-10 21:35:12 | 显示全部楼层
最基础的要求即可
发表于 2012-9-11 11:18:21 | 显示全部楼层
看你电路的应用,速度看GBW,精度看gain,另外考虑PSRR
 楼主| 发表于 2012-9-11 14:44:00 | 显示全部楼层
回复 4# kuohsi


    麻烦你能具体说下么?就是增益大概要多少,还有GBW、-3db跟psrr什么的。谢谢了
发表于 2012-9-11 16:44:13 | 显示全部楼层
看你的应用。我举例LDO用于ADC当中的reference,
假设ADC的精度10-bit,LDO的gain可能要60dB以上。
若LDO后面是switch-cap电路,LDO频宽需求比较大,跟周期时间有关。
PSRR通常是-40dB左右。
 楼主| 发表于 2012-9-12 09:01:22 | 显示全部楼层
回复 6# kuohsi


多谢哈
发表于 2013-10-21 10:49:41 | 显示全部楼层
路过围观,嘿嘿
发表于 2013-10-21 14:29:27 | 显示全部楼层
ldo增益还是容易的,关键还是稳定性哦,PM
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