LDO电路中的运放

x_l_lai · 发表于 2012-9-10 17:22:20

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大神们，求助！
我现在想设计一个芯片内部的LDO电路（功率管用PMOS管），但是不知道LDO电路所用运放的性能有什么要求？
谢谢指导！

x_l_lai · 发表于 2012-9-10 20:59:04

自己顶起呀！！！

semico_ljj · 发表于 2012-9-10 21:35:12

最基础的要求即可

kuohsi · 发表于 2012-9-11 11:18:21

看你电路的应用，速度看GBW，精度看gain，另外考虑PSRR

x_l_lai · 发表于 2012-9-11 14:44:00

回复 4# kuohsi

麻烦你能具体说下么？就是增益大概要多少，还有GBW、-3db跟psrr什么的。谢谢了

kuohsi · 发表于 2012-9-11 16:44:13

看你的应用。我举例LDO用于ADC当中的reference，
假设ADC的精度10-bit，LDO的gain可能要60dB以上。
若LDO后面是switch-cap电路，LDO频宽需求比较大，跟周期时间有关。
PSRR通常是-40dB左右。

x_l_lai · 发表于 2012-9-12 09:01:22

回复 6# kuohsi

多谢哈

Arvinliu · 发表于 2013-10-21 10:49:41

路过围观，嘿嘿

luoraoyu123 · 发表于 2013-10-21 14:29:27

ldo增益还是容易的，关键还是稳定性哦，PM

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