top module formality 求助

hollyz · 发表于 2012-9-5 14:24:43

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采用bottom-up 综合，其中大部分sub module已经单独做过formality verification. 在做top module formality verification时由于太大了，服务器内存都用光了，跑不了。该怎么做，请大虾指教，谢谢！

cleveland2002 · 发表于 2012-9-5 16:24:48

这问题，没遇到过，学习，学习。

clean_water · 发表于 2012-9-12 09:51:59

想问下，sub module如何加入top module formality verification的环境中？？？
就是sub module可以当做一个IP，那么如何将这个IP加入到top module的验证环境中去？

tigerajs · 发表于 2012-9-12 09:59:04

加了SVF文件没有

hollyz · 发表于 2012-9-12 10:48:24

加了，但我是直接把所有sub module综合时的SVF文件跟top 的SVF文件都读了进去，SUB MODULE单独综合时的层次结构跟SUB MODULE在TOP里的层次是不同的，这样直接读进去是不是有问题？

hollyz · 发表于 2012-9-14 10:32:31

在formality ug 里只找到这个“For each automated setup
file that you load, Formality processes the content and stores the information for use during
the name-based compare point matching period. ”还是不知道层次结构改变对工具是否会有影响，请高手解惑

教父 · 发表于 2012-9-14 14:16:23

最直接的升级电脑配置

clean_water · 发表于 2012-9-14 16:30:56

本帖最后由 clean_water 于 2012-9-14 16:32 编辑

回复 6# hollyz

LZ解决了嘛？我也遇到了这个问题，也是sub module和top module一起做formality
但是在ug上没找到具体的作法，但是也是读取sub svf和top svf，然后再读取sub module和top module，
但是ug上没说明，感觉做起来心里就不是很有底~~

hollyz · 发表于 2012-9-17 17:29:42

我还没搞定,TOP综合优化掉的一些地方报FAILED, 照理说TOP的SVF里有这些优化的信息,应该能PASS才对.楼上的这样读SVF结果怎么样? 我TOP的网表有点问题,后面收动改了一下,请问这样会不会对FV有影响?

clean_water · 发表于 2012-9-18 20:09:50

本帖最后由 clean_water 于 2012-9-18 20:10 编辑

回复 9# hollyz

手动改的话毕竟还是不放心，读取svf文件还没试过。不过有人给我建议这个流程，由于现在项目的前端没做好，我暂时还没机会试这个流程。你可以试试，然后再交流下心得啊~~~

set_svf low.svf
set_svf top.svf -app
read_verilog -r ....
read_verilog -i ...
match
verify
debug

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