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[求助] 关于clock gating的 set_clock_gating_check

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发表于 2012-8-31 12:38:08 | 显示全部楼层 |阅读模式

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在CTS和routing之后会出现 clock gating 的timing violation,
有两个命令:
set_clock_gating_check
remove_clock_gating_check

这两个命令,在ICC中怎样用?
在place之前
set_clock_gating_check ,
在CTS之后
remove_clock_gating_check
具体原理是什么?
请高手解释
发表于 2012-8-31 20:23:37 | 显示全部楼层
这个要前端给。有些ICG默认有chk,如果是综合工具综合的可以设置,也有些奇怪的门控,这个就要小心设置。
发表于 2012-8-31 22:56:55 | 显示全部楼层
CTS之前设clock gating check为了弥补clock tree, ICG cell的latency较短,所以加一些余量。CTS之后remove_clock_gating_check并不是不让tool做ICG timing check,而是用library的gating check的值。
发表于 2014-5-13 09:57:20 | 显示全部楼层
学习了
发表于 2016-1-22 09:01:45 | 显示全部楼层
回复 2# A1985


  这个值要问前端?不是后端在place之后,发现有ICG timing violation,然后去设置set_clock_gating_check值吗?您说的好深奥,可以简单的解释下吗?
发表于 2016-7-6 21:35:00 | 显示全部楼层
涨玩cts 后ICG 的clock tree 较短,Enable 端DFF tree 较长。就会在icg enable 出现setup. 这个可以在前端就解决一部分。理论上,根据此icg 后面所带dff 的数目可以大概估算一个clock buffer 级数,clock buffer delay如果已知那我们可以知道clock tree 的latency 有多长。将这个参数过约束到icg 的setup, 就可以弥补icg  clock tree 过短的问题。
在综合的时候set clock_gating_check -setup xxx 来实现。

另外据说cts 时可以将enable dff 和 icg balance 而不与icg 后的dff balance. 没有见到过用法。
发表于 2016-7-6 23:22:28 | 显示全部楼层
综合时 set_clock_gate_latency 即可。
发表于 2021-7-29 10:47:40 | 显示全部楼层


rbchan 发表于 2016-7-6 21:35
涨玩cts 后ICG 的clock tree 较短,Enable 端DFF tree 较长。就会在icg enable 出现setup. 这个可以在前端 ...


这个倒是个好办法,不知道ccd 能不能到达这个效果,icg enable的reg只和icg balance
发表于 2021-7-29 11:13:41 | 显示全部楼层
学习了
发表于 2024-2-22 15:04:46 | 显示全部楼层
study
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