请问ESD I/O管和ESD power clamp管子有什么不同啊？

mingyuw1988 · 发表于 2016-1-6 10:26:33

学习学习

kungfu1st · 发表于 2016-1-28 18:04:45

好帖子好帖子

神般存在 · 发表于 2016-4-5 16:18:52

楼主明白IO esd为什么不能用RC trigger吗

jirumin · 发表于 2016-4-22 13:32:46

早点看到这帖子就好了....

michang5342 · 发表于 2016-5-16 11:13:28

power clamp 是ESD 中最重要的部分。主要是规划芯片在ESD 冲击下的电流走向...

liuzexue · 发表于 2017-3-1 13:04:12

回复 13# 神般存在

因为RC触发是建立在以下事实的： 1、正常上电过程中，上电时间在ms量级；
2、 HBM模型中，静电的上电时间大约只有10ns；

正因为这两个时间差的特别远，才可以用RC来分辨这两种情况。

而一般的I/O口，其变化速度一般无法预测，这个时候用RC触发显得不那么好用。

jeffyen · 发表于 2017-4-19 10:25:48

好帖子好帖子

3512596 · 发表于 2017-5-2 14:36:04

你可以简单的回顾下esd的发展过程，从最初I/O口单边esd 到双边再到后来增加电源地的esd clamp，使用esd clamp 后尽量将esd的能量消耗在电源地之间的esd器件上，对于I/o端的esd 做的小一些。
举个例子 I/O端为双向esd 面积较小，当对地打正时，如果没有电源地之间的esd clamp通路，此时esd 电流要通过下关snap back 方式对地泄放电流能量热量会集中在I/O的下管。但如果存在esd clamp 通路时较大面积和低导通阻抗的另一条通路是存在的，顺偏走IO上管然后走电源地之间的esd 。（阻抗是个很关键的东西自己思考所以这也是一般对规模芯片隔一段距离就要加一组esd clamp的原因）所以增加了esd clamp 后能有效分担I/Oesd的压力和负担，也最后的结果相同结构下esd clamp 通常要比 I/O的esd 器件尺寸要大

anonymous_es · 发表于 2017-5-2 15:53:01

回复 5# peterlau1984

pdf原始链接
http://www.ics.ee.nctu.edu.tw/~mdker/Referred%20Journal%20Papers/1999-Whole-chip%20ESD%20protection%20design%20with%20efficient%20VDD-to-VSS%20ESD%20clamp%20circuits%20for%20submicron%20CMOS%20VLSI.pdf?origin=publication_detail

anonymous_es · 发表于 2017-5-2 15:56:48

Whole chip ESD protection_US6730968B1.pdf (73.02 KB, 下载次数: 1208 )
还有篇whole chip ESD的专利~

[解决] 请问ESD I/O管和ESD power clamp管子有什么不同啊？

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