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[求助] DC 中有约束,但是在做ICC时去没有约束

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发表于 2012-8-14 19:44:35 | 显示全部楼层 |阅读模式

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各位大神:
       我在做ICC版图的时候,在setup阶段check_timing 的时候报出很多端口都没有约束,但是查看DC的check_timing的时候并没有这种问题。我检查过,ICC读取sdc文件的路径也是对的。但是在ICC里面就是没有约束。请各位大神不吝赐教。
发表于 2012-8-14 20:19:57 | 显示全部楼层
用source -echo -verbose design.sdc 试试,注意显示的信息
 楼主| 发表于 2012-8-16 10:55:03 | 显示全部楼层
回复 2# 陈涛


    谢谢,找到原因啦,是因为库的原因。用的库存在VD33!在逻辑库中缺失的问题,后来在库里面将这个引脚加上去就好啦。可能是由于引脚的缺失,导致PAD的参考出现了问题,然后所有的约束都没有办法传进来。
发表于 2012-8-16 12:56:18 | 显示全部楼层
所以check很重要啊。
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