SystemVerilog的package类型

szc1987hlj · 发表于 2012-8-10 17:16:14

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小弟最近在自学SystemVerilog，在程序中看到了package这种类型，感觉在参考书中并没有看到过。所以希望大神解答一下package和module，program有什么区别。或者告知小弟哪本书里有详细的介绍！谢谢！

hhhvvv · 发表于 2012-8-11 09:58:41

不懂，顶之

zhcheng06 · 发表于 2012-8-11 22:17:01

package就是把一些常用的，公共的module放在一起，之后就可以调用package，重复利用。

szc1987hlj · 发表于 2012-8-13 08:38:31

回复 3# zhcheng06

哦，谢谢!语法是不是比较随意，就是一个一个的task，function，class并列的放在package里面?

ysxiliu · 发表于 2012-8-13 09:09:03

就是放入一些通用的模块、函数之类的，不过语法也要按照SV的语法来写

szc1987hlj · 发表于 2012-8-13 09:34:23

回复 5# ysxiliu

哦，谢谢，我领悟领悟！

cleveland2002 · 发表于 2012-10-11 16:42:17

正好也在学习，受教了。

ahulinzhe · 发表于 2012-10-19 16:56:46

学习中

tiangua · 发表于 2012-10-19 20:45:59

类似于c++的namespace

onabc · 发表于 2013-7-7 19:47:57

Just for sharing stuff. In Verilog we use including to do the same

[求助] SystemVerilog的package类型