xilinx逻辑分析仪chipscope抓取信号问题

flyamo · 发表于 2012-8-9 15:22:52

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本帖最后由 flyamo 于 2012-8-9 15:39 编辑

各位侠客：
xilinx逻辑分析仪chipscope抓取信号时候，设置触发或时钟信号时，发现module里面有的信号不在可选之中啊。这个问题该怎么解决呢？
比如，我想将采样时钟设置为我想要的100M 赫兹，可是没有那样的时钟选项，我在module里面增加了时钟信号，可是不在chipscope的ila信号连接的可选项里面，真是郁闷呢。例如下图中红色区域部门没有我想要的信号选项，怎么办呢？

一般chipscope的ila在信号连接设置时候，符合什么条件的信号才会进入可选项里呢？

谁能帮我解决，祝福他早日获得诺贝尔物理学奖！

littlecp3 · 发表于 2012-8-10 00:06:12

前面加一句（*keep*）试试吧

littlecp3 · 发表于 2012-8-10 00:06:58

好像是（*keep = true*）

majia123qwe · 发表于 2012-8-10 10:59:10

到netlist去找，实在没有，就用reg打一拍以后拉到port上去

majia123qwe · 发表于 2012-8-10 11:00:40

忘记是altera还是xilinx了，好像只有Port输入的clock才可以作为采集的clock来着。或者一定要PLL输出的clock

q123zhao2008 · 发表于 2012-8-16 10:50:12

学习了

typhoon1105 · 发表于 2012-8-16 18:18:56

换一种方式插入chipscope也可以，先生成一个模板，再修改网表，综合

lstarsoul · 发表于 2012-8-19 17:23:00

好像是buffer输出后的信号才能在chipscope中看到

joeyzhu · 发表于 2013-5-24 16:12:00

Synthesize -XST 右键Process Properties -Keep Hierarch property is set toSoft or Yes and click OK.

fkl523 · 发表于 2016-9-26 22:14:11

回复 9# joeyzhu

谢谢分享，明天试下

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