后仿hold问题

daisyniu · 发表于 2012-8-7 08:35:30

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encounter分析hold没有问题，后仿是报有hold问题，在encounter中reg2reg hold已经到了0.108ns了，可是后仿还是有hold violation，我该怎么办？
请指教！

damonzhao · 发表于 2012-8-7 16:28:03

RCfactor试试呢

papertiger · 发表于 2012-8-7 16:29:25

找出路径看看啊。找出差异的原因。

陈涛 · 发表于 2012-8-7 20:03:28

Every month, there are some guys ask the similar question.
It's often caused by the mismatch of SDC and stimulate, different condtion and delay

daisyniu · 发表于 2012-8-8 00:16:35

我查了一下，由于设计中有异步fifo，综合时把异步fifo的两个时钟false path，导致该路径没有约束到导致的。

sophia871214 · 发表于 2012-8-8 22:37:38

仅供参考：
如果确定是两个异步时钟域的D触发器之间的hold违例，后端是没有办法处理的，也没有办法避免的，需要前端代码设计时处理。
当然，需要仔细检查两个reg的时钟是否确定是异步的，是否有分频或倍频等关系。如果两个时钟有关系的话需要修改脚本，把两个时钟域之间的set_false_path去掉。如果两个时钟没有关系的话，就让设计人员确认是否有做跨时钟域处理。

daisyniu · 发表于 2012-8-12 14:27:13

回复 6# sophia871214

我的这两个时钟是分频的关系，我在综合时已经把set_false_path 去掉，在encounter中report_timing -early -to 器件/D的报告显示的是两个时钟域的。
这种情况前端该做怎样的处理呢？

[求助] 后仿hold问题

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