请教一个ATPG Pattern仿真遇到的问题

Syn2012

请教一个ATPG Pattern仿真遇到的问题

大家好,最近在进行DFT设计，使用Synopsys的dft compiler工具进行带压缩的扫描链生成，我的扫描链的输入输出端口分别为3个，此时为进行扫描压缩，我使用了如下扫描设置，set_scan_compression_configuration -inputs 3 -outputs 3 -chain_count 36 -base_mode Internal_scan -test_mode scan_compress -min_power true。这样生成的内部core的链数为36条，但是外部作为链的外部输入输出端口为3个输入(比如说INPAD0/INPAD1/INPAD2)和3个输出(比如说OUTPAD0/OUTPAD1/OUTPAD2)。使用tetramax生成pattern的设置如下：set_atpg -power_effort high, set_atpg -fill adjacent, set_atpg -power_budget 30, run_atpg -auto。并且生成testbench的方式是使用stil2verilog生成的，使用vcs进行atpg仿真时发现在某些pattern时，atpg仿真结果出现错误。大致的错误情况为：

第0~15个pattern全部正常，当时看到这个地方的时候，心里感到一阵轻松，以为atpg仿真环境调通了，不料到第16个pattern时，发现出现内部core链上后200个扫描cell，如每个内部core链上为600个cell，此时报OUTPAD1 的cell 400/401/402/.../以及OUTPAD2 的cell 400/401/402/.../出现exp（为0或者1）与got（均为x）不一致。且第17个pattern，cell 0 和cell 1的OUTPAD0/OUTPAD1/OUTPAD2均出现exp与got（为x）不一致。后面的cell出现为OUTPAD1或者OUTPAD2上一些cell出现exp与got不一致。第18个pattern，出现和第16个pattern类似的情况，第19到33个pattern又仿真OK。第34/35/36个pattern又有部分cell出现仿真不通过的情况。之后的第37到48个pattern又仿真ok。之后49个pattern出现部分cell仿真exp与got（为x）不一致。

我使用vcs仿真时加的options为如下： +nitimingcheck + delay_mode_zero +tetramax + overlap

针对上述的atpg仿真不通过的问题，请大家帮我一起看看分析是由什么原因引起的，是我dft生成扫描链出了问题呢？还是使用tetramax生成pattern时出了问题？

Syn2012

请问有人知道这是怎么回事吗？求帮助！