自己写的一个verilog模块例化自动生成脚本，希望大家能试用，多提bug啊

interlm · 发表于 2012-11-8 10:59:44

具体怎么使用呢，楼主能不能说的细一点

relongge · 发表于 2013-5-7 12:14:47

谢谢分享，支持

sunruxu · 发表于 2013-5-20 14:56:31

路过顶帖子

zzly_c · 发表于 2013-5-21 11:24:36

很好用，谢谢楼主。不过这个版本似乎不能识别信号的位宽？

牛虻 · 发表于 2014-4-4 10:01:47

好东西，非常感谢

牛虻 · 发表于 2014-4-15 10:55:48

鼓捣半天不知道怎么用呢？

shu_cgp · 发表于 2015-1-24 13:03:57

谢谢楼主分享

qiuzhichang · 发表于 2015-4-30 10:30:56

配置都弄好后，怎么写命令进行转换呢？初次弄不懂这些谢谢

wangjunweiair · 发表于 2015-5-1 00:59:50

看看再说呵呵

yunfei2012 · 发表于 2015-5-4 22:11:43

好东西啊

[原创] 自己写的一个verilog模块例化自动生成脚本，希望大家能试用，多提bug啊