verilog综合中的一些问题

孤月飞星 · 发表于 2012-7-26 16:11:26

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用verilog写的一个代码，将其中的一个输入管脚悬空，在综合过程中会将其默认为0，这样就会导致综合前和综合后的代码做形式验证肯定就不满足。我想请教一下，如果我让它悬空，有没有办法让他综合出来的代码也悬空？

sunrisewu · 发表于 2012-7-26 19:22:42

输入怎么能悬空呢？

你如果只是为了fm的话，可以在fm中设置undriven为0：X应该就没问题了。

孤月飞星 · 发表于 2012-7-27 10:10:39

哦，试过了这样确实可以。做了个底层模块，功能比较多，但是顶层调用只需要一些功能就是了，所以一些管脚就悬空了

hunteryhq · 发表于 2012-8-10 17:47:02

可以试下：
set bind_unused_hierarchical_pins false

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