关于CDR的锁频回路的回路带宽的问题。

flyawayfc · 发表于 2012-7-24 12:23:52

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CDR中的锁频回路（FLL）的回路带宽一般取多少？PLL部分的取值为3-5MHZ，那么FLL的loop bandwidth一般取多少？
个人发现CP2的电流取太小，会出现锁不住的情况（即使回路稳定），而CP2取太大，回路能锁住，但是VCTRL的抖动会大？
哪位大牛可以解释下吗？

flyawayfc · 发表于 2012-7-26 09:45:13

自己顶下，求论坛大侠人解答下FLL的BW。

dongzz201 · 发表于 2012-7-26 10:00:15

你画个框图，才可以讨论呀。

edwardk · 发表于 2018-12-24 08:46:08

学习中。。。。

ccchang123 · 发表于 2019-2-26 15:08:49

學習學習

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