为何 vcs不识别verilog bench中的for循环语句？

sunnyzhu · 发表于 2012-7-12 10:15:52

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请问为何vcs不识别下面的for循环语句？
`define CODE_BYTE  1024
integer i;

initial
begin
for(i=`CODE_BYTE-1;i>=0;i=i+1) begin
   if(rom_memory[i] !== 32'hxxxxxxxx)
      break;
end
end

上面的for循环语句，vcs总是报告错误：following verilog source has syntax error :
  token is ">="
  for(i=`CODE_BYTE-1;i>=0;i=i+1) begin

请问有谁知道是何原因？

tigerjade · 发表于 2012-7-12 14:04:40

应当用 i=i-1?

sunnyzhu · 发表于 2012-7-12 14:30:46

是我上面写错了，是i=i-1;

SKILLER · 发表于 2012-7-12 15:58:45

判断条件直接写成 i = 0；

603038276 · 发表于 2012-7-13 00:37:48

for(i=`CODE_BYTE-1;i>=0;i=i-1) begin
判断条件i>=0 始终是成立的。所以才会显示语法错误。
你应该是想i=<0啊？

harejavahill · 发表于 2012-7-14 09:45:05

也许VCS不支持>=符号，改下试试

lara9554 · 发表于 2012-7-28 23:00:00

好像判断条件有问题

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