为何 vcs不识别verilog bench中的for循环语句？

sunnyzhu · 发表于 2012-7-12 10:15:52

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请问为何vcs不识别下面的for循环语句？
`define CODE_BYTE  1024
integer i;

initial
begin
for(i=`CODE_BYTE-1;i>=0;i=i+1) begin
   if(rom_memory[i] !== 32'hxxxxxxxx)
      break;
end
end

上面的for循环语句，vcs总是报告错误：following verilog source has syntax error :
  token is ">="
  for(i=`CODE_BYTE-1;i>=0;i=i+1) begin

请问有谁知道是何原因？