求助：奇怪的timing violation报告

guofu2010 · 发表于 2012-7-11 18:12:10

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本帖最后由 guofu2010 于 2012-7-11 22:57 编辑

================================================================================  Timing constraint: TS_chip_no_pad_clkgen_hhclk = PERIOD TIMEGRP "chip_no_pad_clkgen_hhclk"       TS_chip_no_pad_clkgen_osc_clk * 3 HIGH 50%; 46762781 paths analyzed, 33753 endpoints analyzed, 14 failing endpoints 14 timing errors detected. (0 setup errors, 14 hold errors, 0 component switching limit errors) Minimum period is  25.615ns.
--------------------------------------------------------------------------------
Paths for end point chip_no_pad/core/smp/l2mp/l2mp_exbus/da_4w_r[55] (SLICE_X190Y277.DX), 18 paths
--------------------------------------------------------------------------------

Slack (setup path):    2.764ns (requirement - (data path - clock path skew + uncertainty))

Source:          chip_no_pad/core/ahb2/p0_proxy/rdata_ff/bri_infifo_ram/genblk1.G_RAM_TYPE_ram64.read_ram/xilinx_bram_gen[0].ram/U0/xst_blk_mem_generator/gnativebmg.native_blk_mem_gen/valid.cstr/ramloop[0].ram.r/v6_noinit.ram/SDP.WIDE_PRIM36.ram (RAM)

Destination:
chip_no_pad/core/smp/l2mp/l2mp_exbus/da_4w_r[55] (FF)

Requirement:       10.000ns
Data Path Delay:    7.116ns (Levels of Logic = 3)
Clock Path Skew:    -0.021ns (1.362 - 1.383)
Source Clock:       chip_no_pad/hhclk rising at 2000.000ns
Destination Clock: chip_no_pad/hhclk rising at 2010.000ns
Clock Uncertainty: 0.099ns    Clock Uncertainty:       0.099ns  ((TSJ^2 + DJ^2)^1/2) / 2 + PE
Total System Jitter (TSJ):  0.070ns    Discrete Jitter (DJ):    0.185ns    Phase Error (PE):          0.000ns

上面的TS_chip_no_pad_clkgen_osc_clk约束是10ns，也就是说TS_chip_no_pad_clkgen_hhclk约束是40。但报出的第一条路径的、Source Clock: chip_no_pad/hhclk rising at 2000.000ns Destination Clock: chip_no_pad/hhclk rising at 2010.000ns  请问一下上面的第一个上升沿2000.000ns和第二个上升沿的2010.000ns是怎么计算出来的？本来hhclk的一个周期约束是30ns,这里报出的要求却是10ns,为什么？顺便问下，如果上面的的值是负的又是怎么加事呢？

先谢谢众位朋友回复。有朋友说太乱了，回家一看还真是，不过我在公司发的时候一点不乱。
请注意上面红色部分，我实在没搞清楚这个时序是怎么计算出来的。
如果按照我真实的意思约束的30ns的话，这条路径是满足时序要求的。
因为这些奇怪的timing violation，时不时导致布线无法完成。
请求各位帮忙定位一下原因，谢谢！

enchanter · 发表于 2012-7-11 19:04:03

你这格式实在是太乱了。看不懂。

jerry365 · 发表于 2012-7-11 21:32:43

hold time 错误靠降频不能解决

snq31418 · 发表于 2012-7-11 21:34:50

真的太乱了。

guofu2010 · 发表于 2012-7-14 13:26:25

晕，有人知道什么原因吗，请教了

tiangua · 发表于 2012-7-15 20:25:42

我觉得是什么地方约束错了。

guofu2010 · 发表于 2012-7-17 09:46:22

回复 6# tiangua
谢谢，我感觉也是，只是不知怎么定位问题点

tiangua · 发表于 2012-7-18 23:29:05

不知道，需要具体问题具体分析吧，点点附近的走线。看看有没有异常的。
仔细看一下报告。

tiangua · 发表于 2012-7-18 23:30:00

尤其是报告里面的时钟部分。

realizewj · 发表于 2012-7-18 23:34:55

这个看着像是约束问题

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