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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 求助，关于encounter中，placement的问题

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查看: 5421|回复: 14

[求助] 求助，关于encounter中，placement的问题

发表于 2012-7-7 11:37:47 | 显示全部楼层 |阅读模式

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一个设计，
由一个IP和一个verilog描述的顶层module（digit）构成

现需要在placement中，将所有的std和tie1/tie0，place在digit的内部，digit属性设置为region。

但是我每次place完之后，都会有tie0和tie1两个单元在digit的region范围之外，想加halo，但是不能对module加，只能对IP加

求助，应该怎么办？

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楼主| 发表于 2012-7-7 19:51:33 | 显示全部楼层

help me，please

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发表于 2012-7-7 22:24:02 | 显示全部楼层

用fence不行吗？

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楼主| 发表于 2012-7-7 23:06:53 | 显示全部楼层

回复 3# xdnc

都试过，没有效果，这tie0和tie1就会出去。

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发表于 2012-7-8 17:05:55 | 显示全部楼层

dingddd

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楼主| 发表于 2012-7-8 17:34:19 | 显示全部楼层

回复 5# xiaoshunzi19

别在我这里灌水，到你该去的地方。

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发表于 2012-7-8 17:43:47 | 显示全部楼层

tie cell实在placement之前还是之后加的？我建议你在placement之前把tie cell删掉，在placement做完以后再做tie cell insertion

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发表于 2012-7-9 09:52:48 | 显示全部楼层

没太明白
placementblockage呢

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楼主| 发表于 2012-7-9 10:24:28 | 显示全部楼层

回复 8# damonzhao

没设置placement blockage。

问题其实简单来说就是，把module在floorplan的时候做成region属性，placeDesign命令之后，为什么tie0和tie1两个单元会在region范围之外？

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楼主| 发表于 2012-7-9 10:25:25 | 显示全部楼层

回复 7# bluechip123

我也不太清楚，这是怎么加的，就placeDesign一个命令下去，就发现最后的tie1和tie0在范围外。

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