每日一题0629

vipjph

1、flip-flop和latch 的区别，rtl中latch是如何产生的？
2、锁存器比寄存器省面积，但为什么在IC设计中通常使用寄存器？
3、说说静态、动态时序模拟的优缺点？

欢迎大家积极回帖讨论，最佳答案者30信元奉上~~~
最佳答案明天揭晓~~
----------------------------------------------答案揭晓----------------------------------------
谢谢大家的参与。现将答案整理如下：

1、触发器(flip-flop)是边沿触发器件，而锁存器(latch)是电平触发器件。RTL中条件语句(如if-else,case)没有覆盖到所有分支时将产生锁存器。

2、锁存器对毛刺敏感，无异步复位端，不能让芯片在上电时处在一个确定的状态；采用锁存器也会使静态时序分析变得复杂，不利于设计的可重用，对扫描链的插入也有一定影响。

3、静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真，他取决于验证时所采用的测试向量的覆盖率和测试平台的性质，因此往往只能测试到部分逻辑而其他逻辑被忽略。
以上答案均来源于网络及回帖整理，如感觉答案不妥，欢迎批评指正~~

lixiancang

掠过,看看有没有值得学习的

songchao236

latch  锁存器：电平触发。flip-flop  触发器：边沿触发

z-z-m

flip-flop沿触发器；latch电平触发器。
在rtl中书写组合逻辑时，没有覆盖所有分支会产生 latch。

flip-flop的D到Q只在有效沿发生，latch的D到Q在有效电平发生。flip-flop能更有效的去除毛刺，更方便时序分析，保证功能正常。

静态时序分析的耗时短，路径覆盖率最全，但只能做时序验证，不能做功能验证。
动态时序仿真的耗时长，覆盖率依仿真向量决定，既能做时序验证，又能做功能验证。

fiysben

1. flip-flop是边沿触发器件而latch是电平触发器件，RTL中一般是因为if-else语句或者case没有写完全引入的latch；


2. IC设计中，如果使用latch的话，一个原因是容易引入干扰，另一个原因貌似是对扫描链的插入有影响；

3. 静态时序模拟不需要矢量输入就可以基本完全覆盖测试，而且速度比动态时序模拟快很多，占用的资源也比较少，分析比较全面；动态时序模拟的话，就是我们的后仿，一般来说，除了功能也能仿真，还带上了时序信息，更加与芯片的实际工作情况相近。

cccmsss

不给力啊。。。还是跳出。。蛋疼了

vivijianan

回复 4# z-z-m


    顶这位

gmm.dl.cn

4L,5L回答都挺好的。

gmm.dl.cn

2. 寄存器如果用门电路实现锁存器，的确比寄存器省资源，但是IC设计中常使用寄存器，除了寄存器不易产生毛刺的原因外，还有一个原因，是由于FPGA本身的结构，FPGA中没有标准的l锁存器单元，但有触发器单元，一个LATCH需要多个LE才能实现，反而更复杂。

asdl7562

回复 3# songchao236


    flip-flop和trigger有什么区别？？