笔试题判断被5除问题请教

xuduo6845 · 发表于 2009-10-16 21:17:24

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有个16bit的寄存器，每个时钟周期左移一位，最高位舍去。设计一个方法判断该值是否能被5整除，并写出verilog代码。

amin2008 · 发表于 2009-10-16 22:35:47

应该不难吧，其实左移一位，低位补0，应该很容易做，被5整除就是按照特征，判断低3位是否为0或者5就可以了，电路设计思路也就出来了

liuzhu3000 · 发表于 2009-10-17 02:42:26

楼上说的没错！

arhehe · 发表于 2009-10-17 10:40:24

2# amin2008
俺的思路也是这样，呵呵

mercury123456 · 发表于 2009-10-17 18:30:17

谢谢。。。。。。

eaglesmiling · 发表于 2009-10-19 13:47:26

不是这么简单的吧。简单把0-40被5整除的二进制写一些，就知道没什么特别规律。

坐等红杏 · 发表于 2009-10-19 14:49:55

:victory::victory::victory:
思考中~~~~~~

wbh9527 · 发表于 2009-10-19 22:08:08

判断低3位是否为0或者5，不是这样简单吧，比如15（1111）低三位就不是0或5，思考中。。。。。。。。

socip · 发表于 2009-10-19 22:30:41

haohaohoa

skytang007 · 发表于 2009-10-20 09:42:54

先把二进制代码转换成BCD码(bin to bcd)，再判断BCD码个位是否为0或5（全零除外）。
我也没怎么仔细想，希望大家可以想出更好的方法。

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