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查看: 4559|回复: 4

[求助] DC时序约束求教

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发表于 2012-6-20 16:39:55 | 显示全部楼层 |阅读模式

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一个时序逻辑电路的综合文件里有这么几句话:
T0 = 25
set_dont_touch_network {clk}  
create_clock -p T0 clk -name "sys_clk"
小弟现在要对一个组合逻辑电路进行综合,请教下时序约束要怎么写?
请教一下:set_dont_touch_network {clk}  和 create_clock -p T0 clk -name "sys_clk"这两句话分别是什么意思啊?
如果综合的电路是组合电路,没有clk,set_dont_touch_network {clk} 这条语句是不是没有必要了?(DC执行这条语句报错)
create_clock -p T0 clk -name "sys_clk"其中的clk是指RTL design中verilog文件里定义的端口吗?如果是组合逻辑电路这句话是否有必要?
发表于 2012-6-20 16:58:17 | 显示全部楼层
create_clock -p T0 clk -name "sys_clk"  是设定clk端口上的定义一个时钟,周期为T0,时钟名称为sys_clk
set_dont_touch_network {clk} 设置clk为理想网络,在综合时不添加buffer,驱动认为是理想的。
你的设计是纯组合逻辑?可以看看DC时序约束的教程,是不是可以设置从输入点到输出点的最大延迟。
 楼主| 发表于 2012-6-20 17:23:26 | 显示全部楼层
回复 2# jacobi117

谢谢你,确实是纯组合逻辑。
set_dont_touch_network {clk} 设置clk为理想网络,在综合时不添加buffer,驱动认为是理想的。
问个基本的问题:什么叫理想驱动?看了一些帖子没太明白。
发表于 2012-6-21 13:18:44 | 显示全部楼层
回复 3# zqszjmzy


   就是驱动是肯定能满足要求的。因为一个时序设计里,时钟一般要驱动很多个寄存器,这样寄存器过多,时钟驱动会不够,DC为了满足DRC要求会在时钟端加入buffer以增大驱动。但时钟的处理一般会放到布线时去处理,综合阶段不处理,所以设置它不要加buffer
发表于 2020-12-1 09:55:26 | 显示全部楼层
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