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查看: 4495|回复: 5

[求助] FPGA引脚分配问题(DDR2控制器)

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发表于 2012-6-19 10:31:19 | 显示全部楼层 |阅读模式

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本项目使用的是cycloneIII的芯片,利用IP核生成了一个DDR2的控制器,但是再分配引脚的时候产生了如下问题,如
        Error: The assigned location PIN U21 for DQ pin "mem_dq[0]" is not a legal location
                Info: There is no legal DQ location that supports 9 DQ pins
此时才知道,利用ip核时候,输出引脚是需要分配到特定的引脚上面的,,,,
这个倒是没有什么,对于仿真的人员而言,是可以修改的,但是我的程序是跑在自己设计的板子上面的,而且已经制作成功,所以修改引脚分配是木有用的,这才是欲哭无泪的地方啊!!!!
针对于这种情况,有没有其他解决方案,而不是从新设计硬件PCB板的,求助!!!!!
发表于 2012-6-19 10:44:11 | 显示全部楼层
I think it might lack PLL or Delay line resouce on that PIN.
You can use the DDR manually in IO resource for low speed.
发表于 2012-6-19 12:51:08 | 显示全部楼层
没戏,搞不定的。手工加的DDR,timing都会错的。只能再布板了。fpga的板子不好做啊。要考虑的事情太多了。
 楼主| 发表于 2012-6-19 19:26:06 | 显示全部楼层
回复 2# emerlai


   我想了一下吧,有两种方案,方案一:重新画板子,这个的话,延长了开发周期,不过这段时间我可以写程序,但是老板肯定怒了,,,呵呵
方案二:从网上弄一个ddr2控制器的代码,这样就可以随便分配io而不需要特定的引脚;;;当然如果quartus上可以关闭ddr控制器ip 核的引脚分配的话是最简单的方式了

你说的这个“use the DDR manually in IO resource for low speed”,怎么设置呢,我的DDR的时钟实际上不高,只有200M。。。
 楼主| 发表于 2012-6-19 19:27:37 | 显示全部楼层
回复 3# tigerjade


   布板还好,就是周期长,郁闷,因为马上要走了,工作要交给别人,总不能一个烂摊子下去,我走了之后,那个人不会pcb,FPGA了解。。。。更加悲剧
发表于 2012-6-21 10:20:40 | 显示全部楼层
没有办法,你用了ddr phy,pin已经固定死。重新制作PCB吧
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