Xilinx 全局时钟资源问题？？？

gyf2h · 发表于 2005-11-19 17:15:26

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Xilinx的Virtex2p系列device,全局时钟资源BUFG共16个，且成对的拥有共享的时钟输入端，我不解的是一个系统怎样能够支持最多16个时钟？？？在此请教，谢谢！

liejucn · 发表于 2005-11-27 16:28:41

有那么多时钟资源，不代表一定让你全部用完啊。况且，一块FPGA里面也可以做很多 independent module啊，这些模块也并不一定都是同步的，可以存在很多异步的东西啊。

pancsx · 发表于 2008-3-30 22:33:54

受教了

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