用modelsim仿真Altera的FIR ip核出现错误了大家帮我改改

hbhdzyj · 发表于 2012-11-26 17:34:20

说的对，用的是VO或者VHO文件进行仿真

益达。我的 · 发表于 2013-3-21 10:22:07

只添加.vo问价也报错，一些像oper_add的module 没有定义。。请问如何解决

murphy522 · 发表于 2013-3-25 22:58:54

这个是由于现在的研究生都只读一年书(一年也学不到啥)，很少去深究VHDL语言语法，
不会使用库，不会用原语库。
【库的编译和指定】

不论是 VHDL 或者 Verilog (Altera/Xilinx) 都一样，需要预编译器件和语法库。

西湖水 · 发表于 2013-3-25 23:30:06

altera的ip core都有库文件，在altera的安装目录下有，你把库文件也编译下就好了

tcf8426 · 发表于 2017-6-9 12:37:37

不知道你是不是用modelsim独立仿真的，还是用quartus调用modelsim做的仿真；两个原因，
一：在用quartus做ip核的时候，一定要把产生的IP核文件放到总工程目录下，不要另创文件夹放，不然就会出现这个错误；

二：看你的图片应该更像是这种情况，模块的例化名不对，
你的例化名字有个后缀 _ast，代码中应该是这样的，如图一

图一

；
’所以我猜想你编译出来的quartus文件 IP compounts应该是这样的，如图二

图二

；
修改方法为，把你的 verilog代码中例化的 fir 模块名的后缀ast 去掉，如图三

图三

；
再次编译后 IP compounts 界面变成了这样，如图四

图四

，再次编译后就可以仿真了。
file:///C:\Users\Administrator\Documents\Tencent Files\841382647\Image\C2C\35MCNNYS@LD4%YN5@$Q]19P.png

lzlyn · 发表于 2021-10-12 06:26:45

上传一个插件

lzlyn · 发表于 2021-10-12 06:27:42

还有一个Verilog的

lzlyn · 发表于 2021-10-12 20:16:19

分享配置文件

lzlyn · 发表于 2021-10-15 05:52:35

练习代码

lzlyn · 发表于 2021-10-16 06:59:05

quickText插件

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