verilog设计风格的问题

jingangnbu

应该不是这个原因引起的

sinva

回复 1# holliwood


   仅是告诉你用了异步复位而已，没什么问题。

duan_dzj

在fpga里面，最好采用下列风格描述代码，不知道你在什么环境下编译了。不过我用下面风格描述，没有发现上述问题了。另多句嘴，在fpga里面信号多用高电平为有效，不要用低电平为有效。
always @(posedge clk or posedge rst) begin
     if (rst == 1'b1) begin
         { 复位赋值逻辑}
     end
     else begin
          if (......) begin
              ........
          end
          else begin
               .......
          end
     end
end

Timme

在fpga里面信号多用高电平为有效，不要用低电平为有效。...
duan_dzj 发表于 2012-6-8 09:47

                               
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  FPGA内部寄存器是异步复位低有效，同步复位高有效。你从ChipPlanner或者PlanAhead点一个寄存器进去看看端口就知道了。

sss08_leon

always@(posedge clk )
  if(!rst_n)
  else

（or negedge rst_n )不需要加上

yinchyang

这个问题不是局部问题，是你在设计里对rst_n信号的使用方法不同，有的用了置位用的用做复位。
alint的log文件里会分两类列出置位复位的触发器，看一下就知道了。

hustzhoulin

看看333

yushuiyang1986

一楼的写法不仅没有问题，而且是ASIC设计推荐的coding style；
报错检查一下是不是里面的逻辑问题

zhanghengi

FPGA内部寄存器是异步复位低有效，同步复位高有效。你从ChipPlanner或者PlanAhead点一个寄存器进去 ...
Timme 发表于 2012-6-8 18:58

                               
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具体还是要看用的哪个fpga器件：
1.xilinx从6系列开始，内部寄存器的异步复位端口只支持高电平，如果要低电平异步复位，综合器会自动增加一个lut取反再接入寄存器里使用，但是6系列之前是内部寄存器的异步复位端口支持高电平或者低电平的。

2.altera内部寄存器的异步复位端口一直支持高电平或者低电平的。