v2lvs 转spi网表问题

894438252 · 发表于 2012-6-6 15:23:01

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大家好，我在用starRC v2lvs命令将Astro生成的 .v文件转为 .spi文件，然后想将生成的spi文件在Calibre下做LVS验证。
可是在执行v2lvs 命令时候，会给出下面的错误提示：
syntax error:file: /home1/edamgr/verisilicon/SMIC18/FEView_STDIO/STD/Verilog/smic18.v line: 4500 token: ,
可是，这是我的库描述的verilog描述啊，是厂家直接提供的，不应该会有错误啊！求解释，谢谢

yajunjakey · 发表于 2012-6-6 15:28:17

回复 1# 894438252

不要太相信厂家

damonzhao · 发表于 2012-6-6 17:50:52

debug一下看看

zhh124 · 发表于 2012-6-7 10:03:09

starrc 的v2lvs? 为什么不用calibre 的 v2lvs? 而且那个.v库不是必须指定的.

icfbicfb · 发表于 2012-6-7 19:54:08

-l std.v ,

894438252 · 发表于 2012-6-11 08:54:28

回复 4# zhh124

那应该怎么转换网表呢？不用那个.v的具体怎么操作呢？请指点一下！谢谢

894438252 · 发表于 2012-6-11 08:56:26

回复 3# damonzhao

如何debug呢？刚开始用，不知道怎么操作，能不能指点一下呢？谢谢

894438252 · 发表于 2012-6-11 08:57:37

回复 5# icfbicfb

我的那个-l 就是标准单元的verilog描述文件。

damonzhao · 发表于 2012-6-11 09:26:36

按照提示修改下试试

894438252 · 发表于 2012-6-12 12:37:52

回复 9# damonzhao
提示说我的库文件的verilog描述有问题，这个也能修改吗?

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