调用了一个浮点小数除法器IP核，仿真时其输出后23位尾数位输出为不定值

tianyu751

其输出前九位输出是对的，后23位尾数位输出为不定值
求帮助啊

tianyu751

这个是我调用时出错了吗，但调用其他的核都是对的啊，应该不是核的问题吧

duan_dzj

什么核哦？如果核可靠，多半是输入值就不对。

tianyu751

quartusII 调用的浮点小数除法器，verilog的，在modelsim里仿真，
module test_div;
reg [31:0] a,h;
reg clock,clk_en;
wire [31:0] div;
always #50 clock=~clock;
initial begin
clock=0;clk_en=1;a=32'b00111111110000000000000000000000;h=32'b00111111000000000000000000000000;
end
div M1 (
       .clk_en (clk_en),
       .clock (clock),
       .dataa (a),
       .datab (h),
       .result (div));
endmodule      

a是被除数 1.5；
h是除数   0.5；
输出应该是 3 啊 01000000010000000000000000000000；
仿真的输出是    010000000xxxxxxxxxxxxxxxxxxxxxxxxxx；

freud

查阅Altera除法器文档