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查看: 2549|回复: 3

[求助] 一般一个电路的Timing slack有多少啊?

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发表于 2012-6-1 21:55:47 | 显示全部楼层 |阅读模式

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看了一下liberty,发现propagation delay的普遍情况是:ff:nom:ss = 0.6:1.0:3.0
  
这样的话如果要满足ss下面也能跑,难道要在nom设计时多留200%的slack?
发表于 2012-6-2 11:40:18 | 显示全部楼层
1)那个不叫propagation delay,应该是cell delay
2)为什么在nom下设计,直接用ss不就得了
 楼主| 发表于 2012-6-3 10:36:08 | 显示全部楼层




谢谢!所以一般情况都是在ss下面综合的哦?

ss下面综合时,会多少slack?是0还是一个正数?

那么ss综合出来以后,回去给nom或者ff测试时,会多出多少slack?
发表于 2012-6-3 17:25:41 | 显示全部楼层
一般来说根据后端布局布线及其它一些因素,在整个周期的基本上预留一定的margin,然后综合时收敛到0即可。
没有多少slack的概念。如果说你留的margin比较多,有富余的,那么可以允许综合时有少量的Timing Violations (-50ps,Maybe)。
其实问题的关键还是要做好时序预算。



谢谢!所以一般情况都是在ss下面综合的哦?

ss下面综合时,会多少slack?是0还是一个正数?

那 ...
trueif 发表于 2012-6-3 10:36

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