在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 7293|回复: 9

[求助] 求助:基于FPGA的存储器测试算法实现

[复制链接]
发表于 2012-5-18 21:56:30 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 tt008e 于 2012-5-18 22:26 编辑

1、主要内容:


基于FPGA的存储器测试算法实现

基本要求:

背景:存储器规模的持续增长对测试提出了新的挑战:如何在不降低故障覆盖率的情况下减少测试时间及降低硬件开销;

任务:使用Verilog HDL语言设计存储器常见算法的通用BIST架构;

工具环境:使用Xilinx公司的ISE软件完成存储器常见算法的设计,实现及配置,并使用Modelsim 仿真软件完成功能及时序仿真;

成果形式:设计流程及框图,Verilog HDL 源代码及仿真波形;

着重培养的能力:

1  使用Verilog HDL 设计电路的能力;

2  使用ISE软件完成FPGA设计的能力;

3 使用Modelsim 仿真软件完成功能及时序仿真的能力;

2、完成设计的可能思路及方案

(1)研究典型的存储器测试方法和技术,重点研究嵌入式存储器测试的重要性及嵌入式存储器测试的几种主要方法及它们的特点和适用范围。

(2)研究嵌入式存储器的常见故障及其故障表现和检测方法。分析当前主要的嵌入式存储器测试算法和故障覆盖能力。

(3)采用故障覆盖面较大的March LR算法,基于有限状态机实现整个电路设计。

(4)设计BIST电路结构,采用Verilog HDL完成设计,并在ModelSim仿真平台下进行仿真。

3、实施步骤

3月初
--
3
月中旬:查阅文献,熟悉典型的存储器测试方法和技术
,掌握国内外现状和发展趋势

3月中旬--
3
月下旬:了解掌握FPGA结构特点,掌握FPGA中存储器模块的测试技术和典型算法,完成英文翻译。

4月初
--
4
月中旬学习掌握典型的硬件设计与验证环境的使用。

4月下旬--
5
月底 : 研究创新的FPGA中多存储器模块并行测试结构和算法,实施电路的结构设计,完成实验仿真并对实验结果并进行比较。毕业论文的撰写及修改。

6月初 -- 6月中旬
:
最后定稿和论文答辩

____________________________________________________________________


 楼主| 发表于 2012-5-18 21:59:23 | 显示全部楼层

求助:基于FPGA的存储器测试算法实现

本帖最后由 tt008e 于 2012-5-23 10:04 编辑

哪位前辈能给易懂的思路(重点在设计流程 搞不明白)或比较切中命题的论文 不胜感激

注:手头有份完整工程文件(见附件 LR_C.rar (4.71 MB, 下载次数: 69 ) ) 实现过程搞不明白 因时间和水平限制 急待高人指导
联系邮箱 tt008e@vip.qq.com
附件已添加至网盘 LR_C.rar
________________________________________________
There may be somebody here happy to give me a hand in such an emergency.I will appreciate it very much.
 楼主| 发表于 2012-5-21 00:27:50 | 显示全部楼层
期待回音
发表于 2012-5-21 05:40:01 | 显示全部楼层
想帮你看看。。。但你提供下载资料还需要收费?
发表于 2012-5-21 20:32:20 | 显示全部楼层
bachelor or master thesis?
 楼主| 发表于 2012-5-22 00:51:22 | 显示全部楼层
回复 6# rtems


   for my bachelor thesis, thanks very much for your concern.  I am looking forward to any direct and effective information. Just holding Fortunately here to roar: Help!
 楼主| 发表于 2012-6-6 09:48:17 | 显示全部楼层
论文稀里糊涂写了  以后有同学遇到同样或相似的可以找我要 哎
发表于 2012-6-6 18:35:56 | 显示全部楼层
一般的ASIC里面的嵌入式存储器是用mentor mbist architect工具自动生成针对SRAM的内建自测试电路。
你这个论文前面说明也很明白了。就是让你自己编写Verilog代码,实现MBIST算法,完成对SRAM的自动测试。
你的对象就是SRAM,一块或很多块。
你的目标是给SRAM设计自动测试电路,也就是根据一种算法设计电路给SRAM加上激励,再设计相应的“标准答案”,让SRAM的输出和“标准答案”对比,输出测试通过与否标志。
然后就是各种算法如何尽量复用硬件资源实现。
 楼主| 发表于 2012-6-19 09:32:45 | 显示全部楼层
回复 9# jacobi117


    大神!膜拜~!此次毕业设计,差不多就这个流程了。6月8日答辩结束了。
若是早些看到您的评语,必会轻松许多。
发表于 2017-2-9 16:59:55 | 显示全部楼层
回复 2# tt008e


    谢谢啊啊暗暗啊啊
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-22 05:33 , Processed in 0.022691 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表