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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 暴多的verilog设计实例，均有原代码！！
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楼主: zhentizhi

暴多的verilog设计实例，均有原代码！！

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yuzhi
发表于 2008-12-4 01:24:44 | 显示全部楼层
/xiexie  thanks
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lzc0126
发表于 2008-12-11 20:41:25 | 显示全部楼层

谢谢楼主了

非常感谢楼主  嘎嘎
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发表于 2008-12-11 22:27:49 | 显示全部楼层
顶一下！
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junul1
发表于 2008-12-12 13:32:13 | 显示全部楼层
fineeeeeeeeeeeeeeeee
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dinq123
发表于 2008-12-13 15:43:52 | 显示全部楼层
不错不错~~
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silvia
发表于 2008-12-15 00:59:51 | 显示全部楼层
THANKSgood good
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发表于 2008-12-15 08:48:53 | 显示全部楼层
顶一个 ，看看先 :lol
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发表于 2008-12-15 16:03:11 | 显示全部楼层
源码是根本
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dolico
发表于 2008-12-18 17:20:11 | 显示全部楼层
8100000000000
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发表于 2008-12-23 10:54:16 | 显示全部楼层
顶，好资料
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