power off 下，clock tree 问题

sweeting · 发表于 2012-5-9 18:05:09

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本帖最后由 sweeting 于 2012-5-10 10:30 编辑

两个电压域，电压分别是VDD，VDDG，其中VDD常开，VDDG可以关断。

clock tree 若干级，奇怪的现象是：clock tree buffer 第1,2级在VDD区域，第3级在VDDG区域，第4级在VDD区域。

应该不能在domain间穿来穿去的，VDDG关断时，第4级的clkbuf就相当于输入悬空啦。

该如何控制？

sweeting · 发表于 2012-5-9 18:16:09

本帖最后由 sweeting 于 2012-5-9 18:32 编辑

不好意思，找到原因了，在power off区域的create_bound影响了，但还不理解为什么。

另外，谁有power off、multi-power的PR资料，尤其floorplan，分享下。
初学，很多问题没有头绪。先谢谢啦~

[解决] power off 下，clock tree 问题

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