数字电路设计适用的频率

菜鸟ASIC · 发表于 2012-5-8 21:52:39

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学了verilog已经有一段时间了，自己编程序设计过一个小例子（80行左右的代码），也会用一些数字后端的软件，但至今有一句老师说的话让我有点摸不着头脑，他说数字电路设计的频率做不太高。我不太明白这是为什么，是不是数字电路的时钟频率不可能太高呢？例如：如果一个设计的clk周期为10ns，频率也只有100M，周期为1ns，频率就1GHz了。而在用DC综合时，设置clk的波形时，他的周期不可能设置成小于1ns吧，是不是就因为在DC综合时它的周期不可能设置成太小，所以这就决定数字电路就不能跑频率太高呢？

fuyaolong · 发表于 2012-5-8 22:08:48

你想过吗，CPU是不是数字电路，它的工作频率有多高？只是因为代码质量不好，导致综合后的频率上不去，不是数字电路不行

菜鸟ASIC · 发表于 2012-5-8 22:21:10

回复 2# fuyaolong

也是噢，我想想，数字电路可以用流水线方式提高工作频率。但是设计代码中，要做到如何的代码优化才能达到那么高的频率要求呢？还有DC创建clk周期时，能设的最小值是多少呢？我觉得1ns都已经很吓人了！1Ghz

gaurson · 发表于 2012-5-9 13:04:28

有一部分原因也是取决于数字电路的芯片工艺。代码和约束也都是基于这个现实展开的。

quenstin · 发表于 2012-5-9 16:06:03

本帖最后由 quenstin 于 2012-5-10 08:33 编辑

因为有建立时间保持时间和CELL延迟的限制，所以数字IC的clock频率实际上是有上限的，当然了这些限制与所用工艺有关

javasun · 发表于 2012-5-9 16:53:48

ls 似乎有理

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