lvds tx输出时钟与rx输入时钟反相

suiying413 · 发表于 2012-5-8 16:28:25

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用quartus生成了lvds的tx和rx的ip，但是在联合起来用modelsim进行仿真的时候必须要将tx的输出时钟取反后接到rx的输入时钟的接口上，在rx的输出端才能得到正确的数据，如果不取反则得到的数据为高低位颠倒的数据，比如原来的tx输入为0x6f，则到rx输出就变为了0xf6。但是在tx输出给rx的串行数据是没有问题的，只是rx的输出就出现了问题。不知道有没有哪位高手知道其中的问题在哪里，是不是我在生成ip的时候哪里没有设置正确呢？

suiying413 · 发表于 2012-5-8 16:51:30

求高手解答啊~~

zhcheng06 · 发表于 2012-5-8 18:48:28

没有用过这个，真没遇到这样的问题

suiying413 · 发表于 2012-5-9 08:56:30

继续寻求高手解答啊~

everhappy · 发表于 2012-5-9 15:25:25

是不是因为CLK和DATA到达RX端的延时不一致？
LVDS信号是单时钟沿采样的吧，通过CLK反相之后再给RX端，RX端的数据会有更好的‘建立时间’保障。
LVDS IO口上是否设置有IO DELAY约束？加IO DELAY约束应该可以解决你的问题

[求助] lvds tx输出时钟与rx输入时钟反相

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