如何用vcs编译verilog+vhdl

ckzuan · 发表于 2012-5-3 14:07:56

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我用的编译命令是vcs -RI +v2k -f **.lst ，编译vhdl文件报错。vhdl注释用的是--，verilog用的是//。

gateslee · 发表于 2012-5-3 19:47:57

可以使用VCSMX，专门用于verilog和vhdl混合仿真的

cheernixue · 发表于 2012-5-4 10:23:54

学习了，VCSMX
之前我都是用vlogan 和vhdlan分别进行的，现在学习了用VCSMX来混合仿真，多谢

ra3d · 发表于 2014-8-16 22:24:45

可以使用VCSMX

allencherry · 发表于 2014-10-30 16:17:11

我们的项目现在也有vhdl。我怎么找不到这个命令呢

wangxiangru2000 · 发表于 2015-4-2 11:05:36

回复 1# ckzuan

请问这个问题解决了吗？现在也遇到这个问题了，用vcs可以去编译仿真的吧，不要非得安装vcsmx吧？恳请回复，谢谢！

allencherry · 发表于 2015-4-2 16:35:10

我用的是vcsmx201209

sunchpku · 发表于 2016-4-15 10:59:33

回复 3# cheernixue

能请教一下怎么一起编译的吗？

shengnanli · 发表于 2017-4-7 09:58:17

回复 4# ra3d

用vcsmx如何混仿？

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