求助：关于FPGA锁相环

rocky123 · 发表于 2006-1-9 22:08:00

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Alter 的 Cyclone 系列FPGA锁相环的差分时钟输出PLL_OUTp和PLL_OUTn可不可以当作两个独立的时钟源，分别输给外部两个器件使用？另外对于全局时钟的作用不太了解，能不能通过全局时钟来产生所需的CLK信号输出给外部其他器件使用，如RAM或其他器件？谢了！

gyf2h · 发表于 2006-1-12 14:52:27

FPGA的全局时钟资源产生的clk可以作为外部器件的时钟。
FPGA的全局时钟资源是专门布局布线的，这是为了避免时钟漂移

tiger441400 · 发表于 2006-11-27 21:42:28

这个有难度

shin1982 · 发表于 2006-11-28 10:20:09

en ,可以学习一下

aizazadi1982 · 发表于 2007-10-18 15:16:17

我认为PLL_OUTP可以作为锁相环的时钟输出，PLL_OUTN只有在使用lvds差分信号时才使用，
不知道我理解的对不对？

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