请教该表达式的verilog实现（已解决）

wyqkiss · 发表于 2012-4-25 22:50:12

楼上面给的那些个人感觉不好
先把所有的数据用浮点表示
然后做运算
这样可读性和后期可维护性都比较好

atlandis · 发表于 2012-4-25 22:55:25

回复 11# wyqkiss

楼上面给的那些个人感觉不好
先把所有的数据用浮点表示
然后做运算
这样可读性和后期可维护性都比较好
我不是很理解，哈，可以解释一下么？

阿社君 · 发表于 2012-4-25 23:54:58

回复 yuhenmang

按位取&，我个人觉得是位或|
atlandis 发表于 2012-4-25 14:56

登录/注册后可看大图

我仔细想了想，也觉得应该是位或，这样才能起到向上取整的效果

阿社君 · 发表于 2012-4-25 23:55:55

楼上面给的那些个人感觉不好
先把所有的数据用浮点表示
然后做运算
这样可读性和后期可维护性都比较好
wyqkiss 发表于 2012-4-25 22:50

登录/注册后可看大图

可是这样你知道综合出来得多少的门电路多大的面积吗？用移位的办法能省好多电路的

zongkai2003 · 发表于 2012-4-26 08:59:56

回复 8# atlandis

乘法器，最好使用IP核，看IP的手册。这样才是可控制的。高级运算别指望综合器

zongkai2003 · 发表于 2012-4-26 09:02:25

回复 6# cleveland2002

可以，改成(tmp>>2) + temp[1]

zongkai2003 · 发表于 2012-4-26 09:07:23

回复 12# atlandis

FPGA里做浮点运算很费劲吧，至少我还没搞过，都是把数据放大2的N次幂倍之后再向右移，放大多少倍，取决于需要的精度。

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