RAM的读写问题请教！

txd208 · 发表于 2012-4-23 13:35:08

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如果RAM是上升沿触发完成读写数据的，控制模块如果也是采用上升沿的话，那么写RAM就可以在一个时钟周期内完成，而读RAM中的数据就需要3个时钟周期，显然时间很长；而如果我的控制模块采用下降沿触发的话，那么无无论是读RAM还是写RAM均可以在一个时钟周期内完成！

请问有没有这么试过，对性能影响大不大？我做的时候在ＦＰＧＡ上做的，功能自然可以！但是不知道在大的设计中，会不会对性能造成负面的影响！

txd208 · 发表于 2012-4-23 13:39:44

毕竟这里既用到了上升沿，又用到了下降沿！

muchuanhua · 发表于 2012-4-23 14:48:17

最好不要这样，违背同步设计原则

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[讨论] RAM的读写问题请教！

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