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查看: 11671|回复: 7

[求助] timing arc的问题

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发表于 2012-4-16 15:34:23 | 显示全部楼层 |阅读模式

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本帖最后由 estyzq 于 2012-4-16 16:15 编辑

请问各位,我使用的是tsmc的180nm工艺,在dc综合的时候报告了很多警告,都是同一个内容
警告内容如下:
disabling timing arc between pins “GN” and “QN” on cell "FSM/min_error_reg[3]" to break a timing loopdisabling timing arc between pins “GN” and “Q” on cell "FSM/min_error_reg[3]" to break a timing loop

两个问题:
1、timing arc我知道是什么意思,就是d触发器的D端数据到Q端数据的时间,但是为什么会有disabling的警告,是不是因为库没有定义这个时间,所以综合的时候就报警告了?
2、这类的警告很多,多到我必须重视的地步,请问,可以忽略吗?
发表于 2012-4-16 17:01:40 | 显示全部楼层
这是设计的问题
 楼主| 发表于 2012-4-16 18:25:24 | 显示全部楼层
回复 2# zhq101213


   经查找和证实,前端设计人员出现了组合逻辑反馈环。
发表于 2012-6-28 08:41:26 | 显示全部楼层
从你报告上看是 设计上有timing loop了。检查下把loop去掉试试。
发表于 2014-3-3 14:32:33 | 显示全部楼层
回复 3# estyzq


   请问,虽然前端设计出现了组合逻辑反馈环,但是设计环被disabling,在这种情况下,功能还能正确吗?或者是需要怎样处理呢?  谢谢
发表于 2015-10-20 16:21:50 | 显示全部楼层
同问~能不能用与非门搭建DFF?能综合吗?
发表于 2015-10-21 13:49:52 | 显示全部楼层
改不改是前端的事情,

后端不想看可以设 set_message_info -limit  100
其实没啥看的,看多了也就不看了,
发表于 2015-10-21 17:55:00 | 显示全部楼层
結果如何
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